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標題: 關于verilog的一些問題 [打印本頁]

作者: zhanglixing7890 時間: 2010-12-2 10:59
標題: 關于verilog的一些問題
問題一：control_interface control1 (
            .CLK(CLK),
            .RESET_N(RESET_N),
            .CMD(CMD),
            .ADDR(mADDR),
            .REF_ACK(ref_ack),
            .CM_ACK(cm_ack),
            .NOP(nop),
            .READA(reada),
            .WRITEA(writea),
            .REFRESH(refresh),
            .PRECHARGE(precharge),
            .LOAD_MODE(load_mode),
            .SADDR(saddr),
            .REF_REQ(ref_req),
.INIT_REQ(init_req),
            .CMD_ACK(CMDACK)
            ); 這段程序里的 .REF_REQ(ref_req),這種寫法是什么意思？程序后面也沒設置端口屬性。問題二：reg [`DSIZE/8-1:0]       DQM; 這句是把DQM定義為reg型，后面定義位數的時候里面的DSIZE前面的 “  ' ”是什么意思？

作者: Armoric 時間: 2010-12-2 11:52
第一個問題是模塊的引用。用于傳遞兩個模塊之間的輸入，輸出信號。第二個問題帶 “'”是一編譯預處理的宏定義,用法如下：
'define WORDSIZE 16

module
rge['WORDSIZE-1:0] data; //等同于 reg[15:0] data;

作者: zhangjunye 時間: 2010-12-10 16:58
二樓正解

作者: zhanglixing7890 時間: 2010-12-21 02:59
回復2樓Armoric：

謝謝~~~

作者: weihe 時間: 2010-12-23 19:22
剛開始學，路過，支持一下

作者: 857795020 時間: 2011-1-10 22:44
支持力挺阿

作者: pengtao 時間: 2011-1-15 17:31
二樓很給力

作者: cxh_boy 時間: 2011-1-23 10:01