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    標題: 新手學VerilogHDL遇到的問題,急求解決方案。! [打印本頁]

    作者: Torres    時間: 2011-2-24 16:10
    標題: 新手學VerilogHDL遇到的問題,急求解決方案。!
    下面是一段程序:       module wire_def(       a,       b,       out       );       //端口申明       input a,b;       output out;       //變量類型定義       wire a,b;       assign out=a&b;              endmodule書上說wire型變量時線網型,類似于實際情況中的導線,那我就不明白了,為什么兩個導線可以相與呢?out=a&b;我是一名計算機專業的大二學生,確喜歡電子技術,希望高手能夠不吝賜教,小弟謝謝啦
    作者: kingron    時間: 2011-3-2 10:53
    是將導線連接到與門
    作者: txmilan    時間: 2011-3-9 21:04
    是啊,應該很好理解到,像樓上說到那樣
    作者: michaelming    時間: 2011-3-12 09:57
    與寄存器類型的變量相對應
    作者: zhping12    時間: 2012-7-17 14:23
    信號是以導線形式,但編譯器是把這兩根導線連在了一與門的輸入端。
    作者: eqgyzgs    時間: 2012-7-18 23:49
    如上面說的FPGA中是輸入到與門
    但導線確實能做線與,開漏輸出門就能線與,同樣也是與的邏輯,關于門電路的知識你可以看看 數字邏輯 的相關書籍
    作者: Airy39    時間: 2012-7-19 01:59
    用verilog設計硬件,你是設計者,而不是verilog或者編譯器,verilog只是一門表示硬件的語言,編譯器也只是一個將語言映射為硬件電路的工具而已。這里不是說兩個導線本身相與,而是說如果你要設計一個硬件,這個硬件完成的功能是將由a,b輸入的信號相與后從out輸出,那么用verilog的表示方法就可以是assign out=a&b。
    作者: 小石頭985    時間: 2013-4-13 10:38
    同意7樓說法
    作者: ljjshuishou    時間: 2013-5-26 23:12
    7樓說的很對
    作者: 不知    時間: 2014-5-29 14:32
    在電路設計中,語言只是用來實現電路的一種那個手段。端口屬性的定義:一種是為了在軟件設計中區分端口信號屬性內容的;再則是為了在實現電路中的電性信號的設計。一般在設計中用到的input、output、inout等端口屬性是用來在硬件的布局布線中區分信號的方向屬性。當然wire、reg等類型在軟件實現中也是為了區分各個信號的各自屬性的。不能單純的認為那是一個銅線或者連線之類的。電路的設計歸根結底是各種電信號的功能實現!因此在關于電路設計中,不管是用模擬器件實現電路,還是用軟件設計來實現電路,都不要單純的認為是導線或者電容、電阻之類的鏈接。




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