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電子工程網»論壇 › 技術區 › FPGA/CPLD › 求助：兩路頻率輸出，一路不正常

求助：兩路頻率輸出，一路不正常

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發布時間: 2012-9-19 18:38

正文摘要:

各位大俠：我有一個程序，輸入頻率為1kHz,另有兩個輸入口接了撥碼開關（撥碼開關ON接地，OFF懸空）。通過輸入"00","01","10","11"來讓輸出口輸出500Hz,250Hz,125Hz,67.5Hz。 library ...

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lelee007 發表于 2013-4-10 22:11:31

幫不上忙，呵呵，只用verilog，不懂vhdl

wccd1 發表于 2013-4-8 13:27:04

最好要補上上拉電阻。

ty1932 發表于 2012-9-29 21:04:15

是不是要補上拉電阻��？你端口配置的什么接口��？

asyou 發表于 2012-9-20 10:03:07

看看你的ds[0]能不能變成高電平！

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