基于FPGA的通用數控分頻器的設計與實現
發布時間：2014-12-17 15:42
發布者：designapp
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1.引言 分頻器是數字系統中非常重要的模塊之一，被廣泛應用于各種控制電路中。在實際中，設計人員往往需要將一個標準的頻率源通過分頻技術以滿足不同的需求。常見的分頻形式主要有：偶數分頻、奇數分頻、半整數分頻、小數分頻、分數分頻。在某些嚴格的情況下，還有占空比的要求。其中非等占空比的偶數分頻器和奇數分頻器其實現比較容易，但對于半整數分頻器和占空比為50%的奇數分頻器實現比較困難。 本文首先介紹了各種分頻器的實現原理，并結合VHDL硬件描述語言對其進行了仿真，最后提出一個可控的通用分頻器的設計方法，該方法可實現任意分頻，資源消耗低，具有可編程等優點。 2.偶數分頻器 偶數分頻器比較簡單，即利用計數器對需要分頻的原始時鐘信號進行計數翻轉。 例如：要進行M=2N(N為自然數)分頻，當計數值為0~k-1時，輸出高電平，當計數值為k-1~2N-1時輸出低電平，同時計數值復位，如此循環可實現任意占空比的偶數分頻，其中M和k為預置數，可根據分頻倍數和占空比的要求進行置數。如圖1所示，當k=N時，即可實現占空比為50%的偶數分頻。 3.奇數分頻器 任意占空比的奇數分頻器的實現，其原理與偶數分頻器類似。但對于占空比為50%的任意奇數次分頻卻無法用上述相同的方法實現。 下面介紹一種常用的實現方法。 實現原理：采用兩個不同的邊沿觸發器(一個在上升沿和一個在下降沿)來實現，其細節在于實現1/2個原始時鐘周期的時間差。 如圖2所示，進行M=2N+1分頻時，k1是在clk上升沿且計數周期為M變化的信號。當計數器值為0~N時，k1保持低電平，計數值為N+1~2N時，k1保持高電平。 k2與k1一樣，唯一不同的是：k2是在clk的下降沿變化。最后將k2與k1進行或運算即可得到占空比50%的任意奇數分頻器。 4.半整數分頻器 半整數分頻器原理如圖3所示[3].主要包括模M計數器，異或模塊和2分頻模塊三個部分。其設計思想是：通過異或門和2分頻模塊組成一個改變輸入頻率的脈沖添加電路，即在M-0.5個輸入信號周期內產生M個計數脈沖，并將其中的一個計數脈沖的周期變為含有兩個脈沖的周期。而這種改變的具體實現是將原始時鐘信號與2分頻模塊的輸出進行異或。 另外，不難發現此原理圖還可以實現占空比為50%的2M-1倍的奇數分頻。當M=3時，其仿真結果如圖4所示。原理圖的輸出端口q即為占空比為50%的5分頻，輸出端口C為2.5分頻。 5.數控通用分頻器的實現 綜上，利用模N計數器、脈沖添加電路，以及控制模塊即可實現占空比可調的通用分頻器。在具體設計過程中可采用層次化的設計方法。首先，設計通用分頻器中各組成電路元件，然后通過元件例化的方法，調用各元件，實現通用分頻器。 其中： 模N計數器的實現可以采用兩種方式： 一是調用LPM庫中的參數化的計數器模塊LPM_COUNTER,根據向導對參數進行設置，QuartusII會生成相應的。vdh計數文本。為了能夠調用計數文本，最后還需要利用VHDL語言對該計數文本設計一個例化程序，并將其設置為頂層文件。二是利用VHDL描述語言實現。 二分模塊是利用D觸發器來實現的，即將D觸發器的輸出信號Q反饋回來作為輸入信號，將模N計數器輸出信號的最高位作為D觸發器的時鐘信號。 其頂層原理圖如圖5所示。其中a為分頻模式選擇，當a=00時進行偶數分頻;當a=01時進行占空比為非50%奇數分頻;當a=10時進行占空比為50%的奇數分屏;當a=11時進行半整數分頻[2].端口M的作用是控制分頻數。端口K的作用是進行偶數(M=2N)和奇數(M=2N+1)分頻時，調節占空比，當k=N時，占空比為50%. 6.結論 本設計的最終目的是實現分頻器的通用性和實用性，本設計中控制端口M、K、以及計數器N的位寬均采用參數化設計思想，用戶根據需要對其稍加修改就可滿足不同的分頻需求，在一定程度上實現了通用性。 |
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