FPGA的電源定序電路
發布時間：2010-7-9 22:33
發布者：zealot
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系統設計師必須考慮加電和斷電期間芯核電源和I/O源之間的定時差和電壓差（換言之，就是電源定序）問題。當電源定序不當時，就有可能發生閉鎖失靈或電流消耗過大的現象。如果兩個電源加到芯核接口和I/O接口上的電位不同時，就會出現觸發閉鎖。定序要求不相同的FPGA和其他元件會使電源系統設計更加復雜化。為了排除定序問題，你應當在加電和斷電期間使芯核電源和I/O電源之間的電壓差最小。圖1所示的電源將3.3V輸入電壓調節到1.8V芯核電壓，并在加電和斷電期間跟蹤3.3V I/O電壓，以使兩電源線之間的電壓差最小。 圖1所示電源包含IC1和IC2兩塊IC，它們分別是TPS2034電源開關和TPS54680降壓型開關穩壓器。IC1產生IC2在起動期間跟蹤的慢斜坡電壓。6ms的斜坡時間可使加到電源開關大電容和電源輸出端的涌入電流降到最小值。慢斜坡電壓能使FPGA吸收的瞬態電流最小。電源開關TPS2034確保在IC2具有足夠大的偏置電壓運作并產生芯核電壓之前，I/O電壓不會加到負載上。假如J1的輸入電壓為3.3V，則J2連接器上的電壓浮動就會使IC1起動。I/O電源電壓J3就慢慢上升，直到達到3.3V為止。由于I/O電壓上升，芯核的電源電壓相應升高，直到1.8V為止（圖2）。TPS54680的TRACKIN引腳內包含有一個模擬多路轉換器，以便實現跟蹤功能。放大器的非倒相節點。當TRACKIN引腳電壓低于0.891V時，該引腳就能有效地起開關穩壓器的基準作用。連接TRACKIN引腳的R3和R4電阻分壓器必須等于反饋補償回路中的R1和R2分壓器，才能在加電和斷電期間以最小的電壓差進行跟蹤。TPS2034具有37mΩ的導通電阻，并能提供2A那么大的輸出電流。 圖1 這種電源定序電路可消除閉鎖問題，并可減少FPGA起動瞬態電流。 圖2 當I/O電源電壓下降時，芯核電壓相應減小。 TPS54680是一種同步降壓型穩壓器，內含2只30mΩ的MOSFET。因為TPS54680能提供和吸收6A那么大的負載電流，效率在90%以上，所以其輸出在斷電期間可跟蹤另一電源線。當IC1因J2與地短路而不起作用時，I/O電源電壓下降，一旦I/O電壓下降到低于芯核電壓時，芯核電壓隨之下降（圖3）。典型的情況是，肖特基二極管與一個雙電源的輸出端相連接，以便在斷電期間對芯核電源和I/O電源之間的電壓差進行鉗位，但是大多數設備不需要肖特基二極管和圖1所示的電源電路。使用這種電源設計，就可去除閉鎖電位并減小FPGA起動瞬態電流，從而可減少元件數量，提高可靠性。 圖3 當I/O電源電壓平穩地向3.3V上升時，芯核電壓則鉗位于1.8V。 |
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