淺淡邏輯設計的學習(一)
發布時間：2016-2-26 14:25
發布者：designapp
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我接觸邏輯設計有三年多的時間了，說是三年，其實真正有大的提高就是在公司實習的那一年期間。在即將去公司報到之前，把一些東西寫下來，希望讓大家少走些彎路。 學習邏輯設計首先要有項目掛靠，如果你覺得未來一段時間你都不可能有的話，接下來的內容你就沒有必要再看了，花的時間再多也只能學到皮毛--很多細節的問題光寫代碼是發現不到的。而且要真正入門，最好要多做幾個項目(這三年大大小小的項目我做有七八個)，總線型的和數字信號處理型的最好都要接觸一些，因為這兩個方向的邏輯設計差異比較大：前者主要是控制型的，會涉及到狀態機等控制邏輯;后者主要是計算型的，難點主要在對符號、浮點數轉定點數、位寬等方面的處理上。 第二要有好的師父。這里說的好的師父并不是指畫原理圖畫了幾十年的老師傅，而是指曾在專業IC公司做過一段時間的人，好的專業IC公司可以接觸國內外最新的設計思想，在他們的幫助下，起點就可以比其他人高不少，更重要的是你可以學習邏輯設計思想性的東西!如果你的師傅經常跟你說畫原理圖的好處，你還是重新找過師父算了--用原理圖設計是一種很落后的方式，即使他們可能會說可以系統級設計(專業的IC設計公司系統級設計絕對是由方案保證的，而不會靠原理圖這鬼東西)更為清淅。 第三要看一些好的資料。RTL級的書中《Verilog 硬件描述語言》、EDA先鋒寫的那幾本書都還可以,還有不得不提的是cliff的一些paper(www.sunburst-design.com上有);驗證方面入門可以看下《Writting Testbenches》， 提高可以看下snug(Synopsys的用戶論壇，里面的文章基本上反映了業界的領先水平)的paper;系統級的可以看看《片上系統-可重用性設計方法學》。 第四要自己多總結，多動腦筋。邏輯設計的東西其實本質上的東西并不多：把RTL級的常用的D觸發器、計數器、移位寄存器、狀態機、多路選擇器等基本的電路標準化、固定化;先做方案再寫代碼;設計時序;知道約束原理及怎么加約束;劃分模塊時知道怎么做到時序收斂;做驗證的時候熟悉相應語言的行為級描述(這個肯定比RTL級好學多了)然后就是理解testbench的結構化設計。把這些東西的本質都搞清楚了做個合格的邏輯工程師應該是綽綽有余了，呵呵。 在接下來的部分我主要就第四點隨便說點自己的經驗，說的不好還請大家批評指正。 |
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