關于verilog的一些問題

zhanglixing7890 · 發表于 2010-12-2 10:59:43

問題一：control_interface control1 (
            .CLK(CLK),
            .RESET_N(RESET_N),
            .CMD(CMD),
            .ADDR(mADDR),
            .REF_ACK(ref_ack),
            .CM_ACK(cm_ack),
            .NOP(nop),
            .READA(reada),
            .WRITEA(writea),
            .REFRESH(refresh),
            .PRECHARGE(precharge),
            .LOAD_MODE(load_mode),
            .SADDR(saddr),
            .REF_REQ(ref_req),
.INIT_REQ(init_req),
            .CMD_ACK(CMDACK)
            ); 這段程序里的 .REF_REQ(ref_req),這種寫法是什么意思？程序后面也沒設置端口屬性。問題二：reg [`DSIZE/8-1:0]       DQM; 這句是把DQM定義為reg型，后面定義位數的時候里面的DSIZE前面的 “  ' ”是什么意思？

Armoric · 發表于 2010-12-2 11:52:54

第一個問題是模塊的引用。用于傳遞兩個模塊之間的輸入，輸出信號。第二個問題帶 “'”是一編譯預處理的宏定義,用法如下：
'define WORDSIZE 16

module
rge['WORDSIZE-1:0] data; //等同于 reg[15:0] data;

zhangjunye · 發表于 2010-12-10 16:58:03

二樓正解

zhanglixing7890 · 發表于 2010-12-21 02:59:16

回復2樓Armoric：

謝謝~~~

weihe · 發表于 2010-12-23 19:22:06

剛開始學，路過，支持一下

857795020 · 發表于 2011-1-10 22:44:21

支持力挺阿

pengtao · 發表于 2011-1-15 17:31:03

二樓很給力

cxh_boy · 發表于 2011-1-23 10:01:37

lising · 發表于 2011-1-30 23:08:05

學習

runner · 發表于 2011-2-11 00:35:56

二樓，說的正確，給力，挺好！

fengjian0531 · 發表于 2011-2-16 11:13:24

路過，學了一下

jumping1967 · 發表于 2011-2-18 09:33:05

學習了一下，謝了

ywwork2011 · 發表于 2011-2-23 12:22:04

youngfq · 發表于 2011-2-23 20:30:12

二樓很給力

newworld · 發表于 2011-2-25 12:19:21

2樓的答案是正確的

bynow · 發表于 2011-2-26 21:35:38

恩恩學習了

haihu5371608 · 發表于 2011-4-8 21:52:54

學習

ahoo1012 · 發表于 2011-4-15 10:49:53

學習

[提問] 關于verilog的一些問題

相關文章