手把手教你學FPGA設計-秒表功能
發布時間：2018-9-30 11:08
發布者：luckyb1
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秒表功能 同上一個項目。 二、設計目標開發板或者模塊是有 8 位數碼管，本次設計需要使用1個數碼管，即數碼管0，實現類似于秒表的功能，具體要求如下： 復位后，數碼管0顯示數字0并持續1秒；然后顯示數字1并持續2秒；然后顯示數字2并持續3秒；以此類推，最后是顯示數字9并持續10秒。然后再次循環 上板效果圖如下圖所示。 file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image002.jpgfile:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image004.jpgfile:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image006.jpgfile:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image008.jpg 上板的演示效果，請登陸網址查看：www.mdy-edu.com/xxxx。 三、模塊設計我們要實現的功能，概括起來就是控制8個數碼管，其中數碼管0亮，其他數碼管不亮。并讓數碼管0顯示不同的數字。 要控制8個數碼管，就需要控制位選信號，即FPGA要輸出一個8位的位選信號，設為seg_sel，其中seg_sel[0]對應數碼管0，seg_sel[1]對應數碼管1，以此類推，seg_sel[7]對應數碼管7。 要顯示不同的數字，就需要控制段選信號，不需要用到DP，一共有7根線，即FPGA要輸出一個7位的段選信號，設為seg_ment，seg_ment[6]~segm_ment[0]分別對應數碼管的abcdefg（注意對應順序）。 我們還需要時鐘信號和復位信號來進行工程控制。 綜上所述，我們這個工程需要4個信號，時鐘clk，復位rst_n，輸出的位選信號seg_sel和輸出的段選信號seg_ment。
我們先分析要實現的功能，數碼管0顯示數字0，翻譯成信號就是seg_sel的值為8’b1111_1110，seg_ment的值為7’b000_0001。然后數碼管0顯示數字1，也就是說seg_sel的值為8’b1111_1110，seg_ment的值為7’b100_1111。以此類推，數碼管0顯示數字9，就是seg_sel的值為8’b1111_1110，seg_ment的值為7’b000_0100。 file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image009.png seg_sel一直為8’hfe，不變化。seg_ment隔一段時間后會變化，而這個時間在不同時期還不相同。把時間信息補充上，得到下面的波形示意圖。 file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image011.png 上圖就是seg_sel和seg_seg信號的變化波形圖。在顯示第1個時，seg_sel=8’hfe，seg_ment=7’h01并持續1秒；在第2個時，seg_sel=8’hfe，seg_ment=7’h4f并持續2秒；以此類推，第8個時，seg_sel=8’hfe，seg_ment=7’h04并持續10秒。然后又再次重復。 由波形圖可知，我們需要1個計數器用來計算時間，如2秒、3秒等。另外，我們還需要一個計數器，用來計算在第幾個階段中。所以總共需要2個計數器。 本工程的工作時鐘是50MHz，即周期為20ns，計數器計數到2_000_000_000/20=100_000_000個，我們就能知道2秒時間到了。以類類推，在第2次時，數到150_000_000個，就知道了3秒時間到。第9次時，數到500_000_000個，就表示10秒時間到。另外，由于該計數器是不停地計數，永遠不停止的，可以認為加1條件一直有效，可寫成：assignadd_cnt0==1。綜上所述，結合變量法，該計數器的代碼如下 file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image013.jpg
第二個計數器用于表示第幾個，很自然可以看到，每個階段完成后，該計數器加1，因此加1條件可為end_cnt0。該計數器一共要數10次。所以代碼為： file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image015.jpg
接下來設計seg_sel。該信號一直為8’hfe，所以代碼直接寫成如下： file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image016.png
我們來思考輸出信號seg_ment的變化。概括起來，在第1次的時候輸出值為7’h01；在第2次的時候輸出值為7’h4f；以此類推，在第8次的時候輸出值為7’h0f。我們用信號cnt1來代替第幾次，也就是：當cnt1==0的時候，輸出值為7’h01；在cnt1==1的時候輸出值為7’h4f；以此類推，在cnt1==9的時候輸出值為7’h04。再進一步翻譯成代碼，就變成如下： file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image017.png
然后，用組合邏輯把x的值確定下來。 file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image018.png file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image019.png
此次，主體程序已經完成。接下來是將module補充完整。 將module的名稱定義為my_time。并且我們已經知道該模塊有4個信號：clk、rst_n、seg_sel和seg_ment，代碼如下： file:///C:/Users/pan/AppData/Local/Temp/msohtmlclip1/01/clip_image020.png
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