PDN 設計和FPGA 收發器性能
發布時間：2011-4-13 10:32
發布者：嵌入式公社
|
本文檔介紹在電源分配網絡(PDN) 設計中采用現代開關穩壓器的優勢，利用這些優勢獲得最佳FPGA 收發器性能。本白皮書為怎樣在低噪聲應用中選擇穩壓器提供指南，還包括一個測試案例，展示不同類型穩壓器和電源線配置的收發器性能。 引言 面向收發器(SERDES) FPGA 的PDN 設計對電源有嚴格的要求，需要干凈的電壓源。雖然低功耗應用中通常采用低泄漏(LDO) 線性穩壓器，但這一方法必須仔細的隔離電壓源。電路板設計人員在這些應用中必須全面考慮電壓源隔離和電壓源共享問題。隔離度較高時，會增加穩壓器的數量，而太多的共享則會影響性能。如果PDN 穩壓不夠，那么，收發器的性能會受到很大影響。因此，正確的選擇穩壓器和電源配置對于實現最佳收發器性能非常重要。 在很多PDN 設計中，創新的開關穩壓器相對于線性穩壓器有很大的優勢。而且，FPGA收發器技術不斷發展，在FPGA 中實現穩壓器，從而不再需要使用外部穩壓器。本文檔在以下方面為穩壓器選擇和實現提供指南： ■ 線性穩壓器和開關穩壓器比較 ■ FPGA 電源隔離指南 ■ 推薦的單片封裝解決方案 ■ PDN 性能實例 下載全文： 
wp-01155-voltage-regulators_CN.pdf
(892.18 KB)
|
網友評論