Arteris 的片上網絡瓦格化創新加速面向人工智能應用的半導體設計
發布時間：2024-10-16 19:29
發布者：eechina
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Arteris, Inc.宣布其片上網絡（NoC）IP產品實現創新演進，使該產品具有了瓦格化（tiling）功能和擴展的網狀拓撲支持，可加快系統級芯片（SoC）設計中人工智能（AI）和機器學習（ML）計算的開發速度。新功能使設計團隊能夠將計算性能提升 10 倍以上，同時滿足項目進度以及功耗、性能和面積（PPA）目標。 片上網絡瓦格化（tiling）是 SoC 設計的新興趨勢。這種演進式方法使用經過驗證的、穩健的片上網絡 IP 來促進擴展、縮短設計時間、加快測試速度并降低設計風險。它允許 SoC 架構師通過在芯片上復制軟瓦格（tile）來創建模塊化、可擴展的設計。每個軟瓦格（tile）代表一個獨立的功能單元，從而實現更快的集成、驗證和優化。 在Arteris的旗艦NoC IP產品FlexNoC和Ncore中，將瓦格化（tiling）技術與網狀拓撲相結合，對于將AI計算日益納入大多數SoC中具有革命性意義。AI系統的規模和復雜性都在不斷增長，但通過增加軟瓦格（tile），可以在不中斷整個 SoC 設計的情況下實現快速擴展。瓦格化（tiling）和網狀拓撲的結合為進一步縮短輔助處理單元（XPU）子系統設計時間和整個 SoC 連接執行時間提供了一種方法，與手動集成的非瓦格化設計相比，可以將設計時間和執行時間減少高達 50%。 NoC 瓦格化（tiling）技術的首次迭代將網絡接口單元 (NIU) 組織成模塊化、可重復的區塊，提高了 SoC 設計的可擴展性、效率和可靠性。這些SoC設計帶來了越來越大、越來越先進的AI計算，為視覺、機器學習（ML）模型、深度學習（DL）、自然語言處理（NLP）（包括大型語言模型（LLM））和生成式AI（GAI）等快速增長的復雜AI工作負載提供支持，用于進行訓練和推理，包括在邊緣進行訓練和推理。 “得益于Arteris高度可擴展和靈活的基于網狀網絡的NoC IP，我們的SoC團隊能夠更高效地實現對更大AI數據量和復雜算法的支持。與Arteris的密切合作使我們能夠創建一個基于Arm、多模態、以軟件為中心的邊緣AI平臺，該平臺支持從CNN到多模態GenAI以及介于兩者之間的所有模型，并具有可擴展的每瓦性能�！盨iMa.ai硬件工程副總裁Srivi Dhruvanarayan表示，“我們期待部署擴展的Arteris NoC瓦格化（tiling）和網狀功能，這將進一步增強我們為邊緣創建高度可擴展的AI芯片平臺的能力�！� Arteris總裁兼首席執行官K. Charles Janac表示：“Arteris一直在不斷創新，這種由大型網狀拓撲支持的革命性NoC軟瓦格化（tiling）功能是SoC設計技術的一大進步。我們的客戶已經在構建領先的AI SoC，他們將進一步獲得能力，以更高的效率加速開發更大、更復雜的AI系統，同時保持在他們的項目時間表和 PPA 目標范圍內�！� 通過瓦格化（tiling）和擴展的網狀拓撲功能，FlexNoC和Ncore NoC IP產品能提供更多AI支持，現已向早期客戶和合作伙伴提供。欲了解更多信息，請訪問 arteris.ai。 |
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