加速ASIC/SoC原型設計的軟件技術
發布時間：2010-9-21 10:46
發布者：eetech
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ASIC和SoC器件成本的逐步上升迫使半導體供應商必須進一步開拓各個器件的市場以尋求滿意的投資回報。 日益增長的軟件使用為此提供了有效的機制，因為增加的軟件內容等同于更多的功能和軟件變化提供了特定市場產品的差異化。這種趨勢致使上百萬行軟件代碼在ASIC或SoC中出現也就不足為奇了。多內核的使用增長致使在這些器件中使用的軟件數量大幅飚升，也提高了它們的復雜性。那么，軟件含量增多的趨向對整個設計過程意味著什么呢？ 軟件復雜度的提高意味著如果想要實現產品的上市時間目標就必須更早地著手軟件開發。由于軟件復雜度對全新應用來說非常高，開發過程可能超過18個月，因此要在芯片量產前就著手軟件的開發，如果等到硬件開發出來就為時已晚。 基于FPGA的原型是一種理想的軟件開發平臺，因為它們運行軟件的速度至少要比模擬和仿真等其它驗證技術快10倍。雖然各種可供選擇的驗證技術在驗證流程中都占有各自的位置(見圖1)，但只有FPGA原型才具備足夠快的速度訓練非常復雜的軟件程序和操作系統。最佳的系統集成和軟件測試要求速度在10MHz-50MHz以上，100MHz則更佳。而只有FPGA原型方案能達到這樣的速度，這也是它們應用越來越廣泛的原因。 具備更低成本是FPGA原型設計使用增長的另一個關鍵原因。如今，一個復雜的SoC需要投入100-200個軟件開發人員已經是很常見的事。由于FPGA原型既是低成本又是可部署的，因此可分配給軟件開發小組的各位成員。這意味著軟件開發小組的大部分成員無論身在何處都可以比其它方法提前幾個月組織并運轉起來。 軟硬件的集成是一個艱辛的過程。設計小組必須確保所有規格按原計劃得以執行。而這通常要等硬件設計通過徹底的測試并確信沒有程序錯誤才可以開始。然而，即使經過了大量驗證，當軟硬件集成到一起時，那些難以查找的程序錯誤最終還是會出現。復雜SoC中的程序錯誤會深藏在系統中，并以不確定的方式表現出來，這是因為硬件和軟件之間存在復雜而無法預料的相互作用。簡單地檢測這些缺陷需要特別長和耗時的測試序列，這對于較慢的驗證方法是不切實際的。而且，一旦問題出現，實際的設計調試也需要花費大量的時間和精力。新的原型調試方法，如Synplicity公司的TotalRecall完全可視技術，可以通過捕獲針對難以查找的程序錯誤而開發的測試平臺而充分簡化這些工作，以致能在仿真器中重現這些程序錯誤。 圖1：SoC驗證方法論的主要相關任務以及在每項任務范圍內原型設計的使用率。 FPGA原型還有一個有趣而強大且與設計驗證無關的應用，就是它們可以在設計初期用于架構探究(architectural exploration)。例如，架構設計師可能想要探究DSP或圖形算法以觀察使用不同算法或不同實現方式時候系統性能的變化。在這種情況下，為了評估架構變化對視頻圖形算法的影響，需要一定的硬件性能。使用FPGA原型設計，架構師就可以在設計早期就完成架構探究，以確保在實現SoC性能之前作出有效的選擇。 通過與用戶和供應商的交流以及對用戶的調查，Synplicity公司估計有超過90%的SoC和ASIC在用FPGA做原型。對ASIC和SoC原型的這種需求正在呈兩位數增長，而且據市場調研公司Gary Smith EDA對業界多內核使用的預測，這一趨勢將會繼續下去。 盡管有這些優點，但FPGA原型設計并不能替代其它驗證方法，而是對一些現有技術的重要補充。事實上，更好地集成全套驗證技術將成為未來開發的主要方法。Synplicity公司利用TotalRecall技術集成了原型調試和仿真就是在這一方向上邁出的第一步，但還有更多的事情要做。例如，還需要加快原型開發并使它易于修改。最終目的是建立一個能讓設計師快速工作、快速調試、無時延更改的環境。在這個新時代，FPGA原型設計將與其它驗證技術一樣重要�！皩嵥佟�(at-speed)運行能力，即以硬件一樣快的速度執行測試，將是SoC驗證不可或缺的一部分。只有這樣，設計師才能應對不斷提高的器件和軟件復雜性所帶來的新興挑戰。 |
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