Cadence成功流片基于臺積電N3E工藝的16G UCIe先進封裝 IP
發布時間:2023-4-27 10:32
發布者:eechina
來源:Cadence楷登 楷登電子近日宣布基于臺積電 3nm(N3E)工藝技術的 Cadence® 16G UCIe™ 2.5D 先進封裝 IP 成功流片。該 IP 采用臺積電 3DFabric™ CoWoS-S 硅中介層技術實現,可提供超高的帶寬密度、高效的低功耗性能和卓越的低延遲,非常適合需要極高算力的應用。Cadence UCIe IP 為Chiplet裸片到裸片通信提供了開放標準,隨著人工智能/機器學習(AI/ML)、移動、汽車、存儲和網絡應用推動從單片集成向系統級封裝(SiP)Chiplet 的轉變,Chiplet 裸片到裸片通信變得越來越重要。 Cadence 目前正與許多客戶合作,來自 N3E 測試芯片流片的 UCIe 先進封裝 IP 已開始發貨并可供使用。這個預先驗證的解決方案可以實現快速集成,為客戶節省時間和精力。 Cadence UCIe PHY 和控制器的異構集成簡化了 Chiplet 解決方案,具有裸片可重復使用性。完整的解決方案包括以下方面,可帶 Cadence 驗證 IP(VIP)和 TLM 模型交付: UCIe 先進封裝 PHY UCIe 先進封裝 PHY 專為支持 5Tbps/mm 以上 Die 邊緣帶寬密度而設計,能在顯著提高能效的同時實現更高的吞吐量性能,可靈活集成到多種類型的 2.5D 先進封裝中,例如硅中介層、硅橋、RDL 和扇出型封裝。 UCIe 標準封裝 PHY 助力客戶降低成本,同時保持高帶寬和高能效。Cadence 的電路設計使客戶可以在該標準的 Bump pitch范圍下限內進行設計,從而最大程度提高每毫米帶寬,同時還能實現更長的覆蓋范圍。 UCIe 控制器 UCIe 控制器是一種軟 IP 核,可以在多個技術節點進行綜合,針對不同的目標應用提供多種選項,支持流、PCI Express® (PCIe®) 和 CXL 協議。 “UCIe 聯盟支持各公司設計用于標準和先進封裝的Chiplet。我們非常高興地祝賀 Cadence 實現先進封裝測試芯片的流片里程碑,該芯片使用基于 UCIe 1.0 規范的 die-to-die 互連,”UCIe 聯盟主席 Debendra Das Sharma 博士說道,“成員公司在 IP(擴展)和 VIP(測試)方面的進展是該生態系統中的重要組成部分。再加上 UCIe 工作組的成果,業界將繼續看到基于開放行業標準的新 Chiplet 設計進入市場,促進互操作性、兼容性和創新! Cadence 一直是 Chiplet 系統解決方案產品領域的先驅,并將繼續突破先進節點和封裝架構中各種多 Chiplet 應用的性能和能效極限,”Cadence 公司全球副總裁兼 IP 事業部總經理 Sanjive Agarwala 說道,“我們認為,協調整個行業的互連標準十分重要,而 UCIe IP 可作為橋梁,為大型系統級芯片提供開放式 Chiplet 解決方案,達到或超過制造的最大光罩極限;谂_積電 N3E 工藝的 UCIe 先進封裝流片是為客戶提供開放式 Chiplet 連接標準的關鍵里程碑和承諾! Cadence 16G UCIe™ 2.5D 先進封裝 IP 支持 Cadence 的智能系統設計(Intelligent System Design™)戰略,該戰略可實現 SoC 的卓越設計。 |
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