Cadence宣布擴大與三星晶圓代工合作：簽署多年期IP協議
發布時間：2025-6-18 09:05
發布者：eechina
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電子設計自動化（EDA）與半導體IP解決方案領導者Cadence（楷登電子）今日宣布，已與三星晶圓代工（Samsung Foundry）達成一項新的多年期合作協議，進一步深化雙方在先進制程節點上的技術協作。此次合作將Cadence的存儲器和接口IP解決方案引入三星的SF4X、SF5A和SF2P等先進工藝節點，旨在為AI數據中心、汽車電子及下一代射頻連接應用提供高性能、低功耗的芯片設計支持。 擴展IP組合，賦能先進制程 根據協議，Cadence將在三星的SF4X、SF5A和SF2P工藝節點上提供全面的存儲器和接口IP產品組合，包括： SF4X：支持LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCIe 6.0/5.0/CXL 3.2、UCIe-SP 32G及10G多協議PHY（USB3.x、DP-TX、PCIe 3.0和SGMII）等高速接口，滿足AI/HPC和數據中心的高帶寬需求。 SF5A：專為汽車應用優化的LPDDR5X-8533 PHY IP，提升高級駕駛輔助系統（ADAS）的可靠性和能效。 SF2P：新增32G PCIe 5.0 PHY，強化AI芯片的互連性能。 此外，雙方已完成模擬電路IP從4nm向2nm工藝的遷移，并針對2nm節點進行設計優化和認證支持，為未來超低功耗芯片奠定基礎。 
AI驅動設計+3D-IC全流程優化 Cadence將利用其AI驅動的設計解決方案（如Voltus InsightAI和Innovus實施系統）與三星的SF4X、SF4U和SF2P工藝結合，幫助客戶縮短設計周期，提升芯片性能。雙方還針對3D-IC技術進行了全面的全流程電源完整性分析，采用Cadence Integrity 3D-IC平臺，優化硅通孔（TSV）布局和功耗效率，確保高性能芯片在堆疊設計中的可靠性。 三星電子代工設計技術團隊副總裁SangYun Kim表示：“與Cadence的合作使我們的客戶能夠在3D-IC設計中實現最佳PPA（功率、性能、面積），同時利用三星先進工藝節點的優勢�！� |
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