<var id="fnfpo"><source id="fnfpo"></source></var>
<rp id="fnfpo"></rp>

<em id="fnfpo"><object id="fnfpo"><input id="fnfpo"></input></object></em>
<em id="fnfpo"><acronym id="fnfpo"></acronym></em>
  • <th id="fnfpo"><track id="fnfpo"></track></th>
  • <progress id="fnfpo"><track id="fnfpo"></track></progress>
  • <tbody id="fnfpo"><pre id="fnfpo"></pre></tbody>

  • x
    x

    Achronix幫助用戶基于Speedcore eFPGA IP來構建Chiplet

    發布時間:2023-8-23 16:25    發布者:eechina
    關鍵詞: Speedcore , eFPGA , Chiplet
    Achronix半導體公司日前宣布:為幫助用戶利用先進的Speedcore eFPGA IP來構建先進的chiplet解決方案,公司開通專用網頁介紹相關技術,以幫助用戶快速構建新一代高靈活性、高性價比的chiplet產品, chiplet設計和開發人員可以透過該公司網站獲得有關Speedcore eFPGA IP的全面支持。中國客戶亦可以通過Achronix在中國的服務團隊得到同樣的支持。

    Speedcore™ eFPGA IP可以通過各種形式進行部署,包括集成到一個由客戶定義的chiplet中,該chiplet可以通過2.5D互連技術部署到系統級封裝(SiP)方案中。SiP集成通常采用三種模式:第一種,基于成本最低的有機基板,但這種模式不會提供晶粒(die)之間的最高互連密度;第二種,基于具有重布線層(RDL)的中介層可以提高互連密度,但其更加昂貴;最后一種,硅內中介層可提供最高的互連密度,并且與高帶寬存儲器(HBM)相兼容,但其成本最高。

    與獨立FPGA芯片解決方案相比,chiplet解決方案可以使設計人員減少所需電路板空間,且對比獨立FPGA來說可以實現新的集成可能性。使用基于 Speedcore eFPGA IP 的定制chiplet解決方案,設計人員需要指定chiplet與其ASIC晶粒之間所使用的互連技術。Speedcore eFPGA IP與chiplet互連技術無關,具有的互連密度和性能,可使之與所有各種2.5D互連技術協同工作。設計人員可以完全自主定義Speedcore eFPGA中的邏輯、DSP模塊和內存數量,以滿足其應用需求。

    與僅僅集成FPGA裸die相比較,基于Speedcore eFPGA IP的chiplet具有更多優勢

    通常來說,設計人員想要開發一款集成了ASIC和FPGA的解決方案,他們就需要從FPGA供應商那里購買裸die,但這種方法具有一定的挑戰性:
    •        FPGA供應商通常不支持裸die業務,因為它需要進行定制化處理和測試
    •        獨立FPGA芯片通常不具有系統級封裝集成所需的I/O結構
    •        獨立FPGA芯片未針對這些類型的應用進行優化,這會導致功耗過高、封裝要求增加和die內帶寬限制

    另一方面,通過使用基于Speedcore eFPGA IP來構建的chiplet,設計人員可獲得以下益處:
    •        只包含其應用所需的特定功能,從而實現更低的功耗和成本
    •        可對chiplet和ASIC之間的接口進行優化,以最小的延遲來獲得最大帶寬
    •        基于面積優化的eFPGA IP chiplet具有更小的封裝尺寸

    基于Speedcore eFPGA IP的chiplet比單片集成eFPGA和ASIC具有更多的優勢

    尋求最高集成度的設計人員可以選擇去開發一款包含Speedcore eFPGA IP的單芯片ASIC。然而,在某些應用中,單芯片集成無法實現某些產品靈活性,而這在使用基于chiplet的方案中就有更多靈活性。

    對比eFPGA和ASIC集成方案,使用基于eFPGA IP的chiplet,設計人員可以得到更多的益處,例如:
    •        企業可以構建不帶FPGA chiplet的獨特產品解決方案(不同的SKU),以防止出現不需要FPGA靈活性的情況,從而降低成本和功耗。
    •        eFPGA還可以支持不同的工藝技術,以防止某種eFPGA工藝技術不匹配ASIC的最佳工藝技術。常見的案例如使用混合信號技術構建的ASIC,或采用與這/某種eFPGA IP工藝不匹配的工藝技術來構建的ASIC。

    即刻開始使用Speedcore eFPGA IP Chiplet

    開發Speedcore eFPGA IP chiplet的設計流程與開發集成Speedcore eFPGA IP的ASIC的設計流程相同。這種經過驗證的設計流程,使設計人員可以利用既有工具和流程去輕松地開發一個基于Speedcore eFPGA IP的chiplet。即刻開始打造基于Speedcore eFPGA的chiplet解決方案,請現在就聯系Achronix。

    Achronix關于采用Speedcore eFPGA IP來打造chiplet的對接網頁為:https://www.achronix.com/chiplets

    中國客戶請聯系:[url=mailtoawson.Guo@Achronix.com]Dawson.Guo@Achronix.com[/url]

    在即將于9月14-15日在深圳市深圳灣萬麗酒店舉辦的“2023全球AI芯片峰會”上,Achronix將在第10號展位展出其最新的自動語音識別(Accelerated Automatic Speech Recognition, ASR)加速方案。它具有領先的超低延遲、大并發實時處理的特性,運行在VectorPath加速卡上的Speedster7t FPGA中。作為一種帶有外接主機API的完整解決方案,其應用不需要具備RTL或FPGA知識。
    Achronix還將介紹針對高帶寬、計算密集型和實時處理應用的最新的FPGA和eFPGA IP解決方案,包括Speedster7t系列FPGA芯片、Speedcore™ eFPGA IP和VectorPath加速卡。

    本文地址:http://www.portaltwn.com/thread-836833-1-1.html     【打印本頁】

    本站部分文章為轉載或網友發布,目的在于傳遞和分享信息,并不代表本網贊同其觀點和對其真實性負責;文章版權歸原作者及原出處所有,如涉及作品內容、版權和其它問題,我們將根據著作權人的要求,第一時間更正或刪除。
    您需要登錄后才可以發表評論 登錄 | 立即注冊

    廠商推薦

    • Microchip視頻專區
    • 利用模擬開發工具生態系統進行安全電路設計
    • Cortex-M4外設 —— TC&TCC結合事件系統&DMA優化任務培訓教程
    • 我們是Microchip
    • 你仿真過嗎?使用免費的MPLAB Mindi模擬仿真器降低設計風險
    • 貿澤電子(Mouser)專區
    關于我們  -  服務條款  -  使用指南  -  站點地圖  -  友情鏈接  -  聯系我們
    電子工程網 © 版權所有   京ICP備16069177號 | 京公網安備11010502021702
    快速回復 返回頂部 返回列表
    精品一区二区三区自拍图片区_国产成人亚洲精品_亚洲Va欧美va国产综合888_久久亚洲国产精品五月天婷