如何用fpga實現頻率測量��？還有begin end的時序問題

eqgyzgs

這是我的代碼，目的是設計一個同步捕獲的計數器用來測頻，大家看看能行嗎

1. always@(posedge clk or negedge rest or negedge softrest)//1s分頻，clk為系統時鐘，rest硬件復位，softrest軟件復位
   
2. if((!rest)||(!softrest)) fre_1Hz<=0;
   
3. else if(fre_1Hz<50000000-1) fre_1Hz<=fre_1Hz+1;
   
4.   else fre_1Hz<=0;
   
5. always@(fre_1Hz)
   
6. if(fre_1Hz==50000000-1) fre_1Hz_flag=1;
   
7. else fre_1Hz_flag=0;
   
8. always@(posedge fre1 or posedge clk negedge rest or negedge softrest)//fre1為捕獲端口
   
9. if((!rest)||(!softrest)) fre_cnt1<=0;
   
10. else if(clk)
    
11.    if(!fre_1Hz_flag) fre_cnt1<=fre_cnt1+1;
    
12.    else
    
13.     begin
    
14.      {fre1buf[4],fre1buf[3],fre1buf[2],fre1buf[1],fre1buf[0]}<={{2'b01,fre_cnt1[24:20],2'b01},{2'b01,fre_cnt1[19:15],2'b01},{2'b01,fre_cnt1[14:10],2'b01},{2'b01,fre_cnt1[9:5],2'b01},{2'b01,fre_cnt1[4:0],2'b01}};//編碼發送
    
15.      fre_cnt1<=0;//計數清零
    
16.     end
    

復制代碼

我就是第三個always弄不清楚，編碼是發生在fre1的上升沿，還是說在clk的上升沿就發生，計數清零又是發生在什么時候？我一直都是begin end中的時序不太明白，begin end中若是有多條語句，則執行一次begin end需要的是1個時鐘還是多個時鐘？

asyou

你等級太低，先看語法吧！

eqgyzgs

asyou 發表于 2012-8-15 09:30
你等級太低，先看語法吧！

就是因為教程沒看懂啊...
一．順序塊
順序塊有以下特點：
1) 塊內的語句是按順序執行的，即只有上面一條語句執行完后下面的語句才能執行。
2) 每條語句的延遲時間是相對于前一條語句的仿真時間而言的。
3) 直到最后一條語句執行完，程序流程控制才跳出該語句塊。

沒明確上一條語句執行完的標志是什么，是電路的建立時間還是時鐘，大神解釋一下啊

asyou

eqgyzgs 發表于 2012-8-15 18:41
就是因為教程沒看懂啊...
一．順序塊
順序塊有以下特點：

你看教程的時候把它編譯成RTL，看它的電路就可以了，begin。。。end只是一個限定關鍵字而已！

eqgyzgs

asyou 發表于 2012-8-17 10:09
你看教程的時候把它編譯成RTL，看它的電路就可以了，begin。。。end只是一個限定關鍵字而已！

這個...還不知道怎么編譯成RTL，才接觸兩個月，不知道額

daizhi1970

O(∩_∩)O謝謝

whb_fei

做頻率測量，基頻要準，分頻時最好不要用計數，用鎖相環最好。。。

ty1932

你之前沒做過其他芯片么？ 比如 51 或者 ARM

ty1932

零基礎學硬邏輯 會有很多東西你都無法理解的   每個字都認識 就是不知道他在說什么