差分晶振-LVPECL到LVDS的連接
發布時間：2025-3-12 16:20
發布者：yxcyangxing
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隨著通訊速度的提升，出現了很多差分傳輸接口，以提升性能，降低電源功耗和成本。早期的技術，諸如emitter-coupled logic（ECL），使用不變的負電源供電，在當時用以提升噪聲抑制。隨著正電壓供電技術發展，諸如TTL和CMOS技術，原先的技術優點開始消失，因為他們需要一些-5.2V或-4.5V的電平。 在這種背景下，ECL轉變為positive/pseduo emitter-coupled logic （PECL）,簡化了板級布線，摒棄了負電平供電。PECL要求提供800mV的電壓擺幅，并且使用5V對地的電壓。LVPECL類似于PECL也就是3.3V供電，其在電源功耗上有著優點。 當越來越多的設計采用以CMOS為基礎的技術，新的高速驅動電路開始不斷涌現，諸如current mode logic（CML），votage mode logic（VML），low-voltage differential signaling（LVDS）。這些不同的接口要求不同的電壓擺幅，在一個系統中他們之間的連接也需要不同的電路。 Ø 轉換原因 1、電平特性差異 a）LVPECL電平的差分擺幅較大（典型值約800mV），共模電壓較高（約1.3V-1.9V），需外部端接電阻匹配；而LVDS差分擺幅較�。�350mV），共模電壓較低（約1.2V），且LVDS接收端內置端接電阻。 b）直接連接可能導致LVDS接收端共模電壓超出范圍或信號幅度不足。 2、應用場景需求 a）LVPECL常用于高速時鐘或數據傳輸場景（如FPGA輸出），而LVDS因低功耗特性更適合長距離或低功耗設計。 b）不同器件間接口不兼容時需電平轉換（如FPGA輸出LVPECL，但接收端僅支持LVDS） Ø 轉換方式 1、直流耦合LVPECL到LVDS 的直流耦合結構需要一個電阻網絡，如圖1中所示，設計該網絡時有這樣幾點必須考慮：首先，我們知道當負載是50Ω接到Vcc-2V 時，LVPECL 的輸出性能是最優的，因此我們考慮該電阻網絡應該與最優負載等效；然后我們還要考慮該電阻網絡引入的衰減不應太大，LVPECL 輸出信號經衰減后仍能落在LVDS 的有效輸入范圍內。注意LVDS 的輸入差分阻抗為100Ω，或者每個單端到虛擬地為50Ω，該阻抗不提供直流通路，這里意味著LVDS輸入交流阻抗與直流阻抗不等.經計算，電阻值為：R1=182Ω，R2=48Ω，R3=48Ω。電阻靠近接收側放置。 
（a)等效電路 （b）LVPECL到LVDS的連接 圖1.1 LVPECL到LVDS的直流耦合結構 2、交流耦合 LVPECL 到LVDS 的交流耦合結構如圖2 所示，LVPECL 的輸出端到地需加直流偏置電阻（142Ω到200Ω），同時信號通道上一定要串接50Ω電阻，以提供一定衰減。LVDS 的輸入端到地需加5KΩ電阻，以提供近似0.86V 的共模電壓。
圖1.2LVPECL到LVDS的交流耦合結構 在信號轉換方面，LVPECL到LVDS的轉換則需要考慮衰減電阻和交流耦合電容的放置，以及LVDS接收器的重新偏置。相反，LVDS到LVPECL的轉換也需要適當的電路設計和元件選擇。 LVDS和LVPECL各有其特點和應用場景。LVDS適用于板內信號傳輸和高速變化信號的傳輸，而LVPECL則適用于背板傳輸和長線纜傳輸等需要強驅動能力和高傳輸速度的應用。不過，雖然LVPECL到LVDS的轉換可以通過電路的設計可以實現，這邊建議客戶盡量選用相同類型波形的差分傳輸接口，畢竟電路轉換會有很多其他不確定的影響。 |
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